本文敘述一使用0.18 μm CMOS 製程之5.8 GHz射頻前端電路設計，包括低雜音放大器與混頻器，其中低雜音放大器使用疊接式架構，採單端輸入／變壓器耦合之雙端輸出模式，混頻器則為雙平衡式電阻性架構，並利用FET基底與源極端作本地振盪輸入，此種設計兼具不需級間阻抗匹配並保有高性能之優點，模擬結果顯示在中頻為2 GHz 其雜音指數為2.7 dB，轉換增益為6.3 dB，輸入三階折斷點為11 dBm，1.2 V供應電壓下功耗為4.3 mW，晶片面積則為1.1 × 0.66 mm2，此晶片設計可應用於微波電子收費系統中。1
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