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先進工程學刊
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| 篇名 | 可靠度導向時鐘選擇之高階合成方法 |
|---|---|
| 卷期 | 11:4 |
| 並列篇名 | Reliability Aware Clock Selection in High-Level Synthesis |
| 作者 | 鄭維壬 、 程駿華 、 黃世旭 |
| 頁次 | 287-294 |
| 關鍵字 | 可靠度 、 時鐘選擇 、 功能單元資源繫結 、 高階合成 、 reliability 、 clock selection 、 functional unit binding 、 high level synthesis |
| 出刊日期 | 201610 |
中文摘要
在電路設計中對於可靠度的要求與日俱增，本論文提出了利用時鐘選擇將電路執行與時鐘週期時間差之空餘時間縮小的有效方法，以替換可靠度佳的元件。我們的方法，是去調整功能單元繫結而維持原運算單元數不變。在相同電路執行時間、與運算單元數不變的情形下，即得以對整體可靠度有顯著的改善。實驗結果我們的方法平均改善15.66%之可靠度。
英文摘要
The demand of circuit reliability is increasing in the circuit design. In this paper, we propose an effective way to use clock-selection method to reduce the difference between the execution time and the clock cycle to enhance the circuit reliability. Note that we adjust resource binding under the constraint on the numbers of function units. Experimental results show that our method can improve 15.66% circuit reliability.