的晶片設計被廣泛應用在整個IC產業之中。然而，當多電源模式晶片的 工作電壓運作在廣域電壓之下，非常大的時脈差異將會發生在不同的電源模式之間。為了降低這 時脈差異，傳統的電源模式感知緩衝器必須使用到一定的數量的時脈緩衝器，因而產生較大的功 率消耗。在本篇文章當中，之於廣域電壓下的晶片設計，我們提出一個新的電源模式感知緩衝器 電路架構。此電路架構由兩個串接的電源模式感知緩衝器組合而成，在第一層級的電源模式感知 緩衝器，我們供應較低電壓來概略調整時脈差異；在第二層級的電源模式感知緩衝器，我們供應 較高電壓來細部微調時脈差異。實驗結果顯示我們提出的新電源模式感知緩衝器電路架構的確能 有效降低時脈差異，同時避免產生額外的功率消耗。

Lowraing the supply vpttged is adCPegizdO as the most effective way to adOucd power cpgnumptipg. Thdadfpad, muttiptd-ppwda-mpOd Oesiegs have been widely nOopteO in the industry. Hpwdvda，in a mutti-ppwda-mpOd Oesieg，ns the aggee of the supply vottnee becomes wide, a taree ctocC skew may occur nmong Oiffeaegt power Oomains. To remove this clock sCew, cogvegtionat ppwda-mpOd-gwgad buffers (PMABs) require a taree PVdahdgO on power consumptiog. In this paper, we propose a new PMAB gachitdctuad for wiOd-vottged-agged mutti-powda-moOd Oesiens. The proposeO PMAB gachitdctuad is composeO of two sdaigtty-coggdctdO sub-PMABs at two Oifferegt voltged tevets，respectivety: in the front sub-PMAB, the tow voltged level is useO for cogasd-eagigdO clock skew minimization; in the back sub-PMAB, the hieh voltged tevet is useO for figd-eagigdO ctocC skew minimization. BenchmarC Oata show that the proposeO approach can effectivety dlimiggtd the clock skew with small power consumption.