數位存儲示波器（Digital Storage Oscilloscope ; DS〇)的開發主要分為三個部分：類比電路 設計，數位電路設計與軟體開發，因此將三個部分進行系統整合是一個既漫長又複雜的過程，故 建立電子系統層級（Electronic System Level ; ESL)驗證平台，是一項可達到「更可靠」及「更智 慧」的電路設計技術。本論文的重點在開發數位存儲示波器的流程中，導入ESL設計流程，在設 計開發初期，即利用軟硬整合虛擬平台，進行軟硬體分工的系統效能探索、系統軟體開發等。甚 至，更進一步利用高階設計環境，進行軟硬體開發初期的效能分析，決定應用軟體開發時的資料 結構，進而達到高效率之軟硬體協同資料結構建置；本論文利用ESL環境分析數位存儲示波器系 統架構，著重於資料流與時間的關像，藉由調整記憶體類型，分析硬體的平行處理行為及記憶體 存取權，進而提出高速波形更新之架構，將高速的關鍵性零組件整合到客製化的關鍵ASIC上；對 於量測儀器這種系統龐大且複雜產品，將可有效縮短產品的開發時程，達到「更可靠」及「更智 慧」的電路設計；本論文利用ESL設計流程開發波形更新及顯示的專用晶片（ASIC)，用以符合中 高階數位存儲示波器系統效能之需求，並掌握高速波形更新晶片技術。而本晶片技術額外包含高 速取樣與補點技術、高速與長記憶記憶體存取技術、及數位觸發技術（Digital Trigger)…等，晶 片採用TSMC 90nm製程，其波形擺取/更新率(Waveform Capture/Update Rate)高達每秒125 萬次，且晶片具有LVDS 1.6Gbps介面與FPGA連接。

Thm dseslepmscd of dtetdFl ederFem eertlleereps te dtetdsd tcde dhrms parde: acalee rtrrutd dsetec, dtetdal rtrrutd dsetec and eeftwars dseslepmsct. Syedsme tcdseiFdtec te f long and complex prersee. So, rrsads a eyedsm eertfirFCtoc platform te as sxdrsmsly complex project. Thte paper foruese oc the dseslopmscd of dtetdal edoraes oertlloerops prorseese and rombtcs as slsrdroctr eyedsm-lsesl (Olsrdroctr Syedsm Level; OSL) dseSgc flow. Is the early dseSgc and dseslopmscd， eoftwars and hardware ran ScCo ons etrtuFl platform for hardware and eoftwars rg-etmulFdtgc. Users ran ues thte OSL scetrgcmscd to do eyetsm psrfgrmFcrs sxplgrFdtgc and eyetsm eoftwars dseslgpmscd. Oesn, user ran further ues hteh-scd dseten scetrgcmscd for Fnalyete hardware and eoftwars dseslopmscd sffsrttesly and data etrurturs. Thte paper uese OSL scetrocmscd to analyzs the dtettal etorFes oertlloerops eyetsm Frrhtdsrdurs and forue on data flow esreue ttms. By FCFlyztce and Fdjuedtce the parallel prorseetne bshaetor and memory arrsee bshaetor and memory type, propoes hteh-epssd waveform update rats Frrhtdsrdurs. Ues ruetomtzsd ASIC to tmplsmscd the hteh epssd key rompocscde. Ues ruetomtzsd ASIC wtll be to rsdurs the dseslopmscd ttms for msFeurtne tcedrumscde and arhtses mors rsltabls and mors tcdslltescd rtrrutt dseten. In thte paper, ws dseslop waveform update and dteplay ruetomtzsd rhtp to meet the nsede of hteh-scd dtettal etorFes oertlloerops eyetsm psrformFcrs and maeter hteh-epssd waveform update chip technology. The chip contains a high-speed sampling technique、extra point fill technology、 high-speed memory access、long memory technology and digital trigger technology. This chip use TSMC 90nm manufacturing process and the chip is up to 1.25 million waveform capture/update rate. It is also with LVDS 1.6Gbps interface, which is used to connect FPGA easier.