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| 篇名 | 三維積體電路之測試標準與測試介面電路設計 |
|---|---|
| 卷期 | 154 |
| 並列篇名 | Test Standard and Test Interface Design for Three Dimensional Integrated Circuits |
| 作者 | 陳振岸 、 陳宜文 、 鄭良加 、 許鈞瓏 |
| 頁次 | 005-010 |
| 關鍵字 | 三維積體電路 、 可測試性電路設計 、 測試存取架構/機制 、 Three Dimensional Integrated Circuit 、 Design for Testability 、 Test Access Architecture 、 Mechanism 、 DfT 、 3D IC |
| 出刊日期 | 201312 |
中文摘要
測試存取與測試介面電路的開發在三維積體電路(Three Dimensional Integrated Circuit, 3D IC)的測試中扮演重要的關鍵，然而過去相關的測試標準IEEE 1149.1、IEEE 1500已面臨無法解決三維積體電路衍生出的測試問題與挑戰， 其中Through Silicon Via (TSV)測試與晶粒(die)堆疊前、中、後(pre-/mid-/post-bond的測試議題是首要廣為被關注的焦點， 在多方專家學者的努力下成立3D TestWork Group致力於探索3D Test測試問題與標準制定； 本文針對IEEE P1838 3D Test標準作介紹， 並且提出具低成本的三維測試介面電路與可測試性電路的設計， 提供解決的方法， 克服3D IC測試面臨的問題與挑戰。
英文摘要
Test access mechanism and test interface circuit play an important role in three-dimensional integrated circuits (3D ICs). However, the related test standard (IEEE1149.1, IEEE1500) can’t solve the derived test problems and challenges from 3D ICs; among them, through silicon via (TSV), pre-bond, mid-bond, and post-bond testing are the most challenging issues. Many experts devoted themselves to build the 3D test work group for exploring 3D IC test issues and developing 3D IC test standard. In this paper, the IEEE p1838 3D test standard will be introduced, and a low-cost 3D IC test circuit will be proposed to overcome 3D IC test issues and challenges.